Verilog仿真时出现如下报错是什么原因

用modelsim仿真时出现很多报错（部分报错如图），但是感觉他提示的“：”“else”“end”等处都没有问题啊，老看到一个词only in systemVerilog，我觉得可能与这个有关系，有没有人遇到过，怎么解决啊，跪求

以后可以互相交流，我最近也在学FPGA

是不是用了系统函数，如$，在modelsim里面系统函数是无法综合的

哎，打扰大家了，不小心漏了一个end，代码太长没检查出来，刚开始写习惯不太好

看在我答复你的份上，把积分赏给我可好