求助，这个综合时为什么会出现这个问题

        module qep(
                                        input in_a,
                                        input in_b,
                                        input clk,
                                        output reg[1:0]P_status,
                                        output reg[1:0]I_status
                                        );                                               
        always @(posedge clk )
                begin
                                        I_status[1:0] <= {in_b,in_a};
                                        P_status <= I_status;
                end
        endmodule

出什么问题了?

为什么in_a这个输入是断的?

请问小编用的是什么软件，敢情是这种综合器不支持这种写法，改成这样试试：
I_status[1] <= in_b;
I_status[0] <= in_a;
P_status <= I_status;