有关FPGA开发语言VHDL和Verilog的疑惑

本人小菜鸟，开始学FPGA的时候学的Verilog语言，后来因为课题组前期的工作都是VHDL就该学VHDL了。最近听了几个师兄的看法，说国内用VHDL的已经很少了，建议我还是坚持用Verilog，小菜现在好纠结，请问到底应该用哪种语言呢?望各位大神指点！

国内确实Verilog较为普遍，且一直在发展，对于VHDL偏组合逻辑一些，我觉得两种的区别实际上不是很大，不知道是不是因为是菜鸟的原因