verilogHDL乘法器疑问

module mux(
                        clk,rst_n,
                        start,ain,bin,yout,done
                );
               
        input clk;                //芯片的时钟信号。
        input rst_n;        //低电平复位、清零信号。定义为0表示芯片复位；定义为1表示复位信号无效。
        input start;         //芯片使能信号。定义为0表示信号无效；定义为1表示芯片读入输入管脚得乘数和被乘数，并将乘积复位清零。
        input[15:0] ain;        //输入a（被乘数），其数据位宽为16bit.
        input[15:0] bin;        //输入b（乘数），其数据位宽为16bit.
        output[31:0] yout;        //乘积输出，其数据位宽为32bit.
        output done;                //芯片输出标志信号。定义为1表示乘法运算完成.
        reg[15:0] areg;        //乘数a寄存器
        reg[15:0] breg;        //乘数b寄存器
        reg[31:0] yout_r;        //乘积寄存器
        reg done_r;
        reg[4:0] i;                //移位次数寄存器
        //-----------------------------------------------------------
        //数据位控制
        always @(posedge clk or negedge rst_n)
                if(！rst_n) i 5'd0 && i >1;    //移位不累加
                                                        end
                                        else if(i == 5'd16 && areg[15]) yout_r[31:16] <=yout_r[31:16]+breg;
                                        end
                                end
                assign yout = yout_r;
               
endmodule

verilogHDL乘法器疑问?关于if(areg[i-1]) yout_r = {1'b0,yout[30:15]+breg,yout_r[14:1]};这句语句的理解，大神求教！

同求同求同求同求

你也是这里有问题?知道了，就告知

这个问题差不多搞清楚了，你自己找两个四位的二进制数乘一下，咱们一般当前一位乘的结果都是向左移动一位，但是特权大哥的是把之前乘过的结果向右移动，整体相加，一步步的乘一下，理顺思路就好了