如何实现半个时钟周期延时

请教大神如何用D触发器实现半个时钟周期的延时，错误代码如下
module signel0(clk,signel,signel0);
input signel;
input clk;
output signel0;
reg  [5:0]shift;

assign signel0=shift[5];

always@(posedge clk )
  begin
shift <= {shift[4:0],signel};//延时半个时钟周期
        end

endmodule