我的altium designer 编写好vhdl后有问题

我的altium designer 编写好vhdl后并成功在原理图中生成了电路，最后进行测试也就是testbeach时在生成的.VHDTEST文件中进行了少量修改是按书上写的，应该是没问题的，前面的步骤也是对的。然后转到原理图中进行仿真，点下仿真按钮后总是跳回.VHDTEST文件。不出现设计顶层的对话框，在。vhdtest文件进行仿真也是一样。

是不能仿真，不过我已经解决了，是我的VHDL编写语言时
有个地方出错，但是综合时不弹出message导致我以为是正确的。

这个我也不是太懂