关于fpga仿真的问题

仿真过了，不一定没问题。需要考虑时序约束等问题，综合时，可能有些信号的时序紧张过不了。

仿真过了，只能代表你设计的模块，功能可能基本实现了，不过也有可能会出现你仿真的激励不够全面，存在潜在的bug.
所以最终的设计产品可能会出现使整个芯片不好用甚至挂掉的问题。
同时，你设计的模块功能实现了，仿真过了，不代表你的综合能过，就是时序可能不满足，这就要看你的设计的模块时钟到底能跑多快，例如：你的综合约束时钟120M，但是你的设计最大只能跑到80M，这样就使的timing太紧，会出现setup不满足或者hold time不满足。