求看看这个程序和仿真结果 3—8译码器 新人！

为了方便没加使能端。小弟刚学  希望能教教我  谢谢！
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY decord3_8 IS
PORT(a,b,c:IN STD_LOGIC;
        output:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
        );
END decord3_8;
ARCHITECTURE beh OF decord3_8 IS
        SIGNAL data:STD_LOGIC_VECTOR(2 DOWNTO 0);
        BEGIN
        data output output output output output output output output output<=null;
        END CASE;
        END PROCESS;
        END beh;
小弟太菜 传不上图。唉 要哭了 ，我用的quartus ii, 功能仿真结果output一直是 11111110不变，a,b,c波形文件初值都是0，为什么Output会不变?麻烦高手了！很感谢！
                                

FPGA??

感觉 少了点啥！

看看有没有相似的地方！

没有看到你的测试激励啊，只有看到了测试激励才能确定是不是你测试激励有问题。

恩 是的 刚学的新手

您这啥软件呢 看着好高端

我用的 quartus ii 弄得  激励应该就是波形图   现在问题解决了已经  忘记生成网表文件了。

谢谢 各位高手的帮助  ！非常很感谢！  忘记生成网表文件了。新手大部分时间还是很2的 。