求救大神，学渣用VHDL编了个与非门，出现简单错误怎么解决

2输入与非门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY AND IS
PORT (A,B:IN STD_LOGIC;
Y:OUT STD_LOGIC)
END ENTITY AND;
ARCHITECTURE AND2 OF AND IS
BEGIN
T1:PROCESS(A,B)IS
VARIABLE COMB:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
COMB:=A&B;
CASE COMB IS
WHEN "00"=>Y Y Y Y Y Y Y Y Y Y<='X';
END CASE;
END PROCESS T1;
END ARCHITECTURE AND2;

AND不能做实体名

此楼正解，想软件中固定的名称都不能用于实体名

哈，不知道为什么看到你的问题觉得好歹我还是学会了点东西。