弄了一个多月，实在不知道到底是时序约束还是资源问题？

目前在做一个视频传输的项目，由分机板传输视频数据给主机板。现在写的分机板上面的程序，传输分为上行和下行，上行传视频，下行控制。我把上行模块写好以后视频能清晰显示，但是加上下行模块之后视频就不清晰了。上下行除了时钟有公用端口意外其他的都不相同。时钟为20M，PLL倍频后60M用来传上行，20M用来传下行。现在已经用timequest约束了，然后把上行模块用logiclock也约束了。可是依然是加上了下行模块后视频有噪点，而且下行模块不分配物理引脚也是一样有影响。各位能帮忙分析一下下吗?时序或者资源哪里的问题吗。

时序和资源你看综合报告和时序分析报告就能知道。你上下行用的同一个通道?上行下行速率多高?60M你能综合过，跑20M肯定不会出时序问题

既然是到了板级的实测, 那就要假设功能仿真没有问题. 不知道是否做过完整的功能仿真.
然后再考虑时序和约束问题, 约束命令写的对不对, 有没有可能出现FIFO overflow 或者underflow的问题, 可以考虑加指示灯进行关键位置的test指示