FPGA设计优化问题，听说题目长点长点长点。。。。。。好~
时间：10-02
整理：3721RD
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设计好一段Verilog语言后，无奈地发现资源不够用了，在此，想问下Verilog设计时需要遵循的原则以及如何进行代码优化，谢谢
这个又回到面积和速度的问题了，如果你的设计时序余量很大，可以简单的进行逻辑复用来优化面积。还有看你的设计是FPGA的还是ASIC的，FPGA的话就尽量多考虑使用FPGA里面的资源，ASIC的话就只能慢慢扣了。