CPLD使用原理图设计时，使用两个非门会被优化掉吗？
时间：10-02
整理：3721RD
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鄙人刚学CPLD/FPGA，原理图设计过程中，想实现一个延时功能，准备通过两个非门实现，现在问题是，编译过程中使用两个非门会被优化掉吗?有没有哪位大侠知道
实践一下就知道了
会滴嘻嘻，延时换一种方式吧
我刚学，不太清楚，如果通过2-4译码器可以吗?@ lookeye