为什么仿真不成功（请大家帮我看看）

1. library ieee;
   
2. use ieee.std_logic_1164.all;
   
3. entity vhdl1 is
   
4.    port (
   
5.           a: in std_logic_vector(7 downto 0);
   
6.           y :out std_logic
   
7.          );
   
8.          end vhdl1;
   
9. architecture behav of vhdl1 is
   
10.     signal tmp:std_logic;
    
11.     begin
    
12.           process(a)
    
13.           begin
    
14.             tmp<='0';
    
15.             for i in 0 to 7 loop
    
16.                 tmp<=tmp xor a(i);
    
17.           end loop;
    
18.            y<=tmp;
    
19.           end process;
    
20.           end behav;

你预期的结果是什么

你是想续位输出a吧，感觉这个for用的不对

小编想要实现什么功能?