verilog中乘法器延时问题

刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8 个?我觉得应该是 10 个全加器延时，请求大神帮忙解答一下，谢了。