FPGA xilinx 程序调试出错

WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
   combinatorial pin. This is not good design practice. Use the CE pin to
   control the loading of data into the flip-flop.

1. reg     rd_en;
   
2. 
   
3. always @(*)
   
4. begin   
   
5.     rd_en <= ~csn && ~rdn;
   
6.     WR_RISING <= ~csn && ~wrn;
   
7. end
   
8. 
   
9. 
   
10. always @(posedge rd_en)
    
11. begin
    
12.     if(rd_en == 1)
    
13.     begin
    
14.         case(addr[2:0])
    
15.             3'b000:data_reg <= ARM_FPGA_REG0;
    
16.             3'b001:data_reg <= ARM_FPGA_REG1;
    
17.             3'b010:data_reg <= ARM_FPGA_REG2;
    
18.             3'b011:data_reg <= ARM_FPGA_REG3;
    
19.             3'b100:data_reg <= ARM_FPGA_REG4;
    
20.             3'b101:data_reg <= ARM_FPGA_REG5;
    
21.             3'b110:data_reg <= ARM_FPGA_REG6;
    
22.             3'b111:data_reg <= ARM_FPGA_REG7;
    
23.             default:;
    
24.         endcase
    
25.     end
    
26. end

复制代码

程序用到rd_en的地方，麻烦高手指点下，非常感谢！[qq]1146254321[/qq]

坐等程序高手  我也学习下   

由于有以下一行：
always @(posedge rd_en)
综合工具会认为rd_en是时钟。所以有这个WARNING。假设真实时钟是clk，可以改为：
always @(posedge clk)
这样rd_en就会被综合成寄存器的CE（时钟使能）控制信号。
别人答案，非常感谢！

WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
   combinatorial pin. This is not good design practice. Use the CE pin to
   control the loading of data into the flip-flop.
警告的内容已经说明了一切了 可以看警告372的帮助文件

呵呵，警告的内容看懂了，就是不知道怎么去解决,谢谢你的回答！

谢谢分享！