CPLD需不需外部晶振
时间：10-02
整理：3721RD
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各位大虾，弱弱的问一下，我看到xilinx的CPLD在有些电路里面既无接外部晶振，也无其他时钟输入，那他在运行过程中靠什么驱动?
木有人吗，大虾来看看啊
如果只是设计组合逻辑，就用不到时钟信号，如果需要时钟脉冲的话，可以连接一个振荡器（不是谐振器）
CPLD可以看成一堆门电路，通过软件将这些门电路连接起来而已
如果还有什么不懂的话可以加我的QQ号：847704673或者QQ群：102555758
可以有，但是不是必须的
某些器件可以通过内部电路延迟震荡可以产生一个时钟的，但这种时钟一般情况没有外部晶振稳定而已。
cpld自身有带振荡电路，可以产生时钟脉冲...
一些CPLD/FPGA中会集成内部的晶振 可做为较为低速的逻辑使用 因为其PPM相对外部晶体振荡器来说差很多。