模块调用与生成问题

在C语言里面我们可以用for循环反复串行调用某个函数N次，那么在Verilog中能否和C语言一样，定义一个值之后，能够并行生成这么多的模块并调用，比如说我写了一个子模块XX（input,output)，能不能同一个数N，同时生成N个模块并行调用：XX1(input1,output1)....XXN(inputN,outputN);不是串行调用，而是一下子生成这么多。不知道哪位能指点一下。