小白问题，紧急求助

我利用quartus ip核生成了一个8192点fft文件，然后自己写了个测试文件，编译都通过了，但modelsim仿真的时候总是报错提示：
# ** Error: J:/1/fft8192.v(92): Module 'asj_fft_dualstream_fft_130' is not defined.
# Optimization failed
# Error loading design
求大神指点一下应该怎么解决一下。

这是我写的测试代码，有没有大神能帮忙看看?编译都通过了，但仿真之后fft输出波形都没有。
`timescale 1ns/100ps
module test111(
              clk,
              counts,
              count8192,
              sink_real,
                                                        sink_sop,
                                                        sink_eop,
              source_real,
              source_imag,
              source_valid,
              sink_valid
              
);
output counts;
output count8192;
output clk;
output sink_valid;
output sink_real;
output sink_sop;
output sink_eop;output  source_real;
output  source_imag;
output source_valid;

reg reset_n;
reg sink_valid;
reg sink_sop;
reg sink_eop;
reg [23:0] source_real;
reg [23:0] source_imag;
reg source_eop;
reg [1:0] source_error;
reg [5:0] source_valid;
reg [5:0] source_exp;
reg clk;
reg [31:0]counts;
reg [31:0]count8192;
reg b;
reg [23:0] sink_real;//?
always #10        clk=~clk;
always@(posedge clk)
  if(count8192<4096)
    sink_real=0;
  else
    sink_real=1;//?
   
   
        initial
                begin
                  clk=0;
                  sink_valid=0;
                        sink_sop=0;
                        sink_eop=0;
                        count8192=0;
                        counts=0;
                        b=0;
                        reset_n=0;
                        #40 reset_n=1;
                        
                end

always@(posedge clk)
                begin
                if(counts==50000000)
                        counts<=0;
                else
                counts=counts+1;
               
                if(sink_valid==1)
                        if(count8192==8191)
                                count8192<=0;
                        else
                                count8192<=count8192+1;
                else
                  count8192=0;
    end
   
   
//assign b=(counts==50000000)?1:0;
always@(posedge clk)
    if(counts==50000000)
      b=1;
    else
      b<=0;
      
      
        
always@(posedge b or negedge sink_eop)
                 sink_valid=~sink_valid;
               

                        
                        
always@(posedge sink_valid)
                begin
                  sink_sop=1;
                  #20 sink_sop=0;
                end
        


              
always@(posedge clk)
      begin
        if(count8192==8192)
          sink_eop=1;
        else
          sink_eop=0;
      end   
                 
              
fft8192  test_fft8192(
                                                                .clk(clk),
                                                                .reset_n(reset_n),
                                                                .inverse(1'b0),
                                                                .sink_valid(sink_valid),
                                                                .sink_sop(sink_sop),
                                                                .sink_eop(sink_eop),
                                                                .sink_real(   sink_real  ),
                                                                .sink_imag(24'b0),
                                                                .sink_error(2'b0),
                                                                .source_ready( 1'b1     ),
                                                                .sink_ready(sink_ready),
                                                                .source_error(    ),
                                                                .source_sop( source_sop ),
                                                                .source_eop(             ),
                                                                .source_valid(         ),
                                                                .source_exp(       ),
                                                                .source_real( source_real    ),
                                                                .source_imag( source_imag   )
                                                        );
                                                        
        endmodule