请问，为什么不能在case外，用 if判断时钟边沿？

      请问各位大神，为什么学VHDL时，老师不让我在case外，用if判断时钟边沿?
他说这是组合电路，不能变成时序的。但是为什么看很多人都说，可以打一下时钟? 刚刚开始学cpld，请前辈们指教！

在VHDL的PROCESS中不可以对同一时钟的上升沿和下降沿同时操作
（PROCESS还有如下限制：
  1、禁止一个进程存在两个寄存器。如同时存在CLK1和CLK2
  2、禁止使用IF语句的ELSE项
  3、寄存器描述中必须带入信号值，如Y   distemp   distemp   distemp   distemp   distemp   distemp<="1101101";
                     end case;
end process;