verilog有限状态机设计
时间：10-02
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当状态机进入一个状态后，是把里面里面的代码执行一遍，还是一直执行，一直到状态发生改变
看来这位朋友还不明白运行机制。
整个系统跟时钟节拍走的(当然要敏感列表中是时钟上升沿触发情况)
每到时钟上升沿，模块运行一次， 具体该运行哪一句，看模块内的条件
比如：
always@(posedge clk)
if(A)
语句1;
else if（B)
语句2；
或者
always @（posede clk）
case（xxx）
情况1： 语句1
情况2：语句2
。
所有的操作都是一样的，包括什么复杂的状态机也如此， 都是看敏感列表触发。
上例子敏感列表是时钟上升沿。 其它情况自己分析。