ISE12.1 那个verilog text fixture 怎么写？

以前用的别的版本的，可以用bench什么的，现在那个verilog text fixture 仿真不出来，还要在add 。 那个地方加一些语句，不知道这里语句是怎么写的?
我直接从原来的地方复制这些过去，报错
always @ ( posedge clk or negedge rst)
                 begin
                        if(！rst)
                                led<='b0;
                        else
                                case ( sw )
                                4'b1110:  led <= 8'b0000_0001;
                                4'b1101:  led <= 8'b0000_0010;
                                4'b1011:  led <= 8'b0000_0100;
                                4'b0111:  led <= 8'b0000_1000;
                                4'b1100:  led <= 8'b0001_0000;
                                4'b1001:  led <= 8'b0010_0000;
                                4'b0011:  led <= 8'b0100_0000;
                                4'b0110:  led <= 8'b1000_0000;
                                default:  led <= 8'b0000_0000;       
                                endcase
                end
不知道这个应该怎么写?

。