求讲解3 to 8 译码的quartusII 的VHDL 代码

麻烦各位帮忙详细讲解下下面的quartus II 9.0的VHDL的代码LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
Entity decoder3to8 is
port(a,b,c: in  std_logic;
  s1,s2,s3: in std_logic;
         y: out std_logic_vector(7 downto 0));
End decoders3to8;
Architecture behave3to8 OF decode3to8 is
Signal indata:std_logic_vector (2 downto 0);
        Begin
                indata y y y y y y y y y <= "XXXXXXXX";
                                End case;
                                else y < = "11111111";
                               
                                End if;
                        End process;
                End behave3to8;

三八译码器就是
当输入：
0 -- 对应仅仅第1个BIT 有效
1 -- 对应仅仅第2个BIT 有效
2 -- 对应仅仅第3个BIT 有效
3 -- 对应仅仅第4个BIT 有效
4 -- 对应仅仅第5个BIT 有效
5 -- 对应仅仅第6个BIT 有效
6 -- 对应仅仅第7个BIT 有效
7 -- 对应仅仅第8个BIT 有效
这些在数字电路基础课上都有。
如果你要分析代码。 建议自己看书吧. 书上也讲得比较清楚了.