时序关键路径

什么叫关键路径。
个人理解是，当静态时序分析是.
一条数据从A处传送到B寄存器端口（两处连接时组合逻辑)的时间延迟，导致寄存器B无法正常工作时，我们称之为“关键路径".
这个定义可能有点偏差， 但完全可以理解到硬件电路中。
关键路径就个人理解，有两个个原因
1.在A处传送到B寄存器，经过一些组合逻辑导致。
2.A处到B寄存器，物理位置比较远导致
第1种我目前所使用的方法有：
a. 对于复杂的组合逻辑的算法进行优化;
b.使用多周期方法.
第2种是跟逻辑密度、综合工具有关，我具体还没有其它好的想法?
待楼下补充

受教了，谢谢。