FPGA功能仿真正常，时序仿真出现问题

功能仿真没有问题

然后是时序仿真，REG是个中间缓存的，最后ckl_out 输出，相邻2个之间有错误的值，不知道是什么造成了
本来理想状态是0000 0001--》0000 0010--》0000 0100----  ---  ---》1000 0000 --》0000 0001 这样一直循环，但是时序仿真出现的1100 0000是什么东西