难倒了不少高手的问题,锁相环路杂散如何去掉？
环路带宽为200K,改成5K左右时,输出信号的杂散会消失,因为环路把32K的信号滤掉了,但我的PLL锁定时间是小于100us,所以不能把环路带宽改得很窄的,请各位大侠给想想办法.
当DDS出19.996MHz时,输出信号是5.000004GHz,有两个杂散是5GHz和5.000008GHz,在VCO的调整端有8K左右的信号.
自己顶一下吧,期待高手.
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在DDS过整数频率时，试着变一变DDS的参考频率，把杂散移出环路外。不过相位噪声可能要变差
谢谢楼上的大侠,可我感觉好像不是DDS的问题,因为PLL的参考时钟不用DDS,而用一个晶振,输出信号的杂散照样有.
小编是疏忽写错了，还是怎么回事 5.2GHz-5.000032GHz
=0.199968=199.968MHz吧。
本振是5.02GHz,不好意思，写错了。
冒昧问一下，你的5020本振是怎么出来的，旁边有杂散信号吗
5.2GHz本振混频后进入鉴相器形成的，你可以算他们调制的尾数即可看出
在混频锁相后加以低通滤波器尽量滤掉5.2GHz就没有问题了，这是混频锁相的典型问题
我的5.02GHz本振里有5GHz的杂散，但5.02GHz功率10dBm，5GHz功率为-80dBm。
混频器后中频我已经加了低通，5GHz以上的信号完全可以滤掉。
产生的杂散可能来自于两个方面：1）参考信号的谐波；2）辐射出的参考信号与本振信号混频后产生；要解决其杂散于主要根源还在于数字时钟，你要做好屏蔽及滤波，试着看能不能好一些。
不知道小编的DDS时钟是什么频率，是不是用了DDS内部的倍频功能了?好像是时钟和输出19.996MHz混频，然后泄露到VCO上面了
实在不行，只有在lock time 和 lpf bandwidth折衷取个值了。
期待高手
我的DDS时钟用的是300MHz，内部没有倍频。
我现在就是不明白32K的信号怎么产生的，又怎么进了PLL的环路里了。
你的本振5.2G信号不是存在5G杂散么，这个会不会和VCO信号混频产生的32K的杂散呢?测量一下混频后的19MHz信号里有没有32KHz的杂散。
VCO输出与本振杂散混频产生的信号，进入到鉴相器，再通过滤波器加到VCO上，虽然你本振的杂散很小，只有-80dBm,但是这个信号与VCO混频后产生的32KHz分量会无衰减的通过鉴相器，加到VCO上，按照一般的VCO的灵敏度，这个信号足以产生较大的杂散了
调整VCO压控点的环路滤波电容可以解决这个问题。
小编仔细检查下，你电路里面用到的电源有没有是PWM电源，有的话可能是那个时钟的干扰
路过，学习了啊
这个貌似很复杂，膜拜
lz的要求锁定时间100us， 对应10kHz。
两个途径解决：
1， 硬件
首先要找到 32k的来源。 这个要lz自己找。 是来自DDS，还是VCO，还是本振。
lz好像说来自 VCO 的 tune端。 但这个端是连到环路滤波器上的吧。 如果是这样的话就来自 synthesizer芯片了。
2，软件。 可以在环路滤波器上作文章。
即采用2个环路带宽，用开关切换。 锁定时候用 宽的BW， 锁定后用窄的BW。 不过这个比较复杂。
估计电源上去检查。