有谁用过这种锁相的方法

鉴相器的参考时钟输入由晶振提供，VCO的输出给DDS做参考时钟，DDS的频率控制字是可变的，DDS的输出是一个固定的频率，这个频率做为鉴相器的反馈输入，这种DDS内插到PLL的反馈路上的锁相环形式有哪位高手用过，效果怎么样呀?

这种方法是不是杂散很多呀?

以前我想过这样使用，电路板都做好了，后来没用，指标够了，抽时间调试一下，呵呵

这种反馈环路包含了VCO和DDS，可能会更稳定

见过这种设计方法，某雷达上频率产生部分就是这样，性能没有测量，国外产品应该不错。你所说的DDS频率控制字可变，但是你的应用是单频是吗?