求教大家--如何提高锁相环的近端相噪？

PLL：ADF4106，VCO：hmc510，鉴相频率:50Mhz,N=82,VCO输出8.2GHz，VCO自带二分频端口反馈回4106片子4.1GHz鉴频鉴相
上次发帖在大家的帮助下终于调锁定了，可是现在近端相噪却不理想，在环路带宽分别为100k和200k的情况下，@10k和@100k相噪都是-94dBc/hz,比ADIsimPLL给出的理论值-105dBc/hz@10k&100k少了10个dB,想请教下哪些因素导致了近端相噪的恶化?谢谢~
另外：现在VCO输出功率只有2dbm,datasheet上为10-15dbm,是不是跟相噪恶化有关联?
PS：电源滤波应该没问题，供电都是专门的稳压直流电路，VCO也单独测过了，没有问题。滤波环路为三阶无源滤波。

1，你确定测的是准的吗?
2，CP供电你加个220uF或更大的电容试试PN有没有一点点改善。
3，确认输入到ADF4106的RF和Fref都有足够大的幅度，分别是-5dBm~0dBm和1Vpp~3Vpp。
4，你试试环路带宽改为1MHz。或者改为 2MHz的鉴相频率，200kHz的带宽。

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照你这样，可能在想提高只能去改善输入了。输入的电源什么的。

改为2MHz的鉴相频率后相噪不是会变得更差了吗?
把环路带宽加宽,相噪可能会好一点儿
ADIsimPLL的仿真是在理想的状态下,晶振的相噪非常好,看看是不是你的晶振相噪不是很好造成相噪不好的.

不会吧，你的环路带宽要是100k的话，10k和100k的相噪怎么能完全一样呢，理论上会差3dB的。你的参考相噪可能不是太好，若是这样，那你再怎么调也没有太大意义了。

1.确认PLL接地是否良好，加强电源部分的滤波，包括ADF4106的和Vco
2.提高参考频率的相噪，因为近端的相噪主要由参考晶振决定，远端是VCO
3.理论来说鉴相频率越大相噪越好，但是你不妨改小试一下，比如1M鉴相，50K环路...
4.祝好运

要求你参考在10kHz处的phase noise <-143dBc/Hz@10kHz