晶振的负载电容大小有什么影响？

影响振幅，波形，起振速度，相位噪声……要求不严格的情况下，可以在一定范围内，使用个人实际所配有的电容。假如小编需要知道电容大了或小了有什么影响，有什么趋势之类的问题，那么就需要自己去看振荡电路方面的书了，还有需要做仿真，因为这东西不是一两句话能讲的~~~

非常感谢
那晶振外面一般并都电容起什么作用呢?

振荡电路本身就需要这些电容啊。你应该去看看模电~~~~~晕死~~~~~理科工科都有这门课的吧~~~~

晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。
         晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF   
　　 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十 M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量.
设计考虑事项：
1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。
2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。
3.当心晶振和地的走线
4.将晶振外壳接地
        如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.
        当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.

非常感谢楼上两位大哥
请小编加分吧~

说得好。
                        。

慢慢学习

一会影响相位
二会影响频率
三会影响回路的放大系数
13912601158 张工

学习ing，

受教了~~谢谢

晶振出来后并到地的电容会影响振幅的，当然还有其他一些作用

似乎主要是可以微调振荡频率

首先小编讲法不准确，晶振（Oscillator）是不需要电容的，晶体（Crystal）才需要电容。
     晶体的datasheet中所讲的负载电容，就是两引脚所接的电容以及内部寄生的电容和布局引入的电容的总和，如果匹配合适，其频偏就越小，当然实际的个体差异，就需要适当调整。具体的计算公式5楼的kinpoagilent已经给出，但是对于晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF[/COLOR]中所提到的Cic，个人理解应该是晶体内部晶片引线间的寄生电容，此电容一般最大值在7pf（datasheet给出的值），实际一般在3~5pF，在计算外接的两个电容值时，要考虑到此值。

     晶体两引脚之间所接的电阻，阻值一般在几兆欧姆，原理kinpoagilent也讲到了，实际批量产品应用中如果有不易起振的情况一般加上有效，但是多数情况下，IC内部已经有了就不需要了。
    对于晶体的外壳在生产时是否需要接地，从我们的产品大批量生产出货来看的话，是没有什么差别，在参观晶体生产厂家时，有碰到专门在晶体外壳下放一个绝缘垫把晶体和板子隔开的产品，说是有客户这么要求的，不知接地是否有明确的影响大家可以讨论下。
    有些晶体在使用时，会在晶体输入引脚XI上串联一个电阻，阻值在几十到几百欧姆间，有人说是改善输入电平，实际调试时，会影响到频偏精度。不知那位高手对此比较熟悉，请多多指点一下。
    设计时，晶体下方和输入输出引线一般要尽可能的完整包地。

谢谢各位高手 学习了

这个问题问的真好

晶体不起振 加一个几M的电阻就可以。学习了

一直想不通的问题现在有些理解了！

顶顶顶顶

这个应该是起震必要条件。
电容大小会影响频率的准确度。
其实这个自己可以测试看看啊
自己做出来的经验总比理论好使。