PLL的调试经验探讨
方案采用ADI的AF4156，购买的VCO（phase noise: -65dBc@1kHz,-92dBc@10kHz),采用10MHz的TCXO做referance,其相噪未知。
因功耗限制，采用DC_DC加低噪声LDO的方式供电。
目前做下来phase noise:-64dBc@1kHz,-82dBc@10kHz; 这次发现利用LDO时，其输入/输出的滤波电容很重要。就因为LDO输入端少并联了一个0.1uF的电容，结果phase noise 会恶化10dBc. 目前的指标离目标值还有些距离，感觉很难调试上去了（哪怕采用干电池供电也只能再降低2dBc的噪声）。请问大家以VCO的相噪水平在锁相后可以达到-87dBc@10kHz左右的水平吧?
期待。
看你的TCXO的指标在10Khz左右是多少，你要求-87dBc，TCXO的phase noise at 10KHz <-87dBc-20log(5.5G/10M)=142dBc
这个是极限值，一般留够5dB左右。那TCXO达不达到-146dBc以下的。如果TCXO可行的话调调电源滤波，带宽窄的话调宽带宽。
就是不太明白你非得要10KHz这个指标干什么? 一般通信的系统只关心带内积分的相位噪声和带外的相位噪声/spur，带外某个点上phase noise。
小编别调了，你的方案理论值大概为-86dBc/Hz@10kHz;
-211+10log(10MHz)+20log(5.5GHz/10MHz)=-86dBc/Hz;
这是理论值，加上电源噪声啊，滤波器噪声啊，参考不是方波啊什么的影响，会有些恶化。
当然，如果环路滤波器选择为2kHz左右，10kHz处相位噪声可能能接近VCO相位噪声。小编最好仿真一下，我没仿真过，不知道对不对。
2kHz的环路滤波器，稳定性就比较关键了。当然点频也许没问题，祝你好运吧。
另外，相位噪声的指标好怪啊......
谢谢大家的指点。因为我做的目标是低噪声下变频LO，还需要倍频一次再进行混频。比较友商的产品指标去做的。要求的噪声低。功耗也低。
带内的相位噪声小编根据ADF4156的噪底和20logN，10logRef去计算，相位噪声的指标奇怪吗，我觉得一点也不奇怪啊，我们原来做的PLL，相位噪声指标在1k，10k，100k，1M都有要求的，但是楼上的1khz的相位噪声要求是比较高的，我们在1k时的相位噪声要求也就50dBc/Hz, 频率也就是10G左右吧。
问一下小编的公式是怎么得出来的呢，我之前看过好多参考文档，没见过这个公式，见笑了。
呵呵，我明白了。
为什么要4156，4107看看很简单，能做到90dbc.要小数步进么。
以下是引用darwin18在2009-8-24 23:29:15的发言：
小编别调了，你的方案理论值大概为-86dBc/Hz@10kHz;
-211+10log(10MHz)+20log(5.5GHz/10MHz)=-86dBc/Hz;这是理论值，加上电源噪声啊，滤波器噪声啊，参考不是方波啊什么的影响，会有些恶化。
当然，如果环路滤波器选择为2kHz左右，10kHz处相位噪声可能能接近VCO相位噪声。小编最好仿真一下，我没仿真过，不知道对不对。
2kHz的环路滤波器，稳定性就比较关键了。当然点频也许没问题，祝你好运吧。
另外，相位噪声的指标好怪啊......
问一下小编的公式是怎么得出来的呢，我之前看过好多参考文档，没见过这个公式，见笑了。
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This figure can be used to calculate phase noise for any application. Use the formula –213 + 10log(fPFD) + 20logN to calculate in-band phase noise performance as seen at the VCO output. The value given is the lowest noise mode.
注：上式中的-213错了，ADF4156的归一化基地噪声是：-211dBc/Hz;
上式引自ADF4156的数据手册，第3页、注解4.
看你的环路带宽是多少了，如果是点频，只要窄，比如几KHz，还是可以调出来的吧。5楼的公式是个通用值，在每个鉴相器芯片资料里都有，以注释形式提供的。那么高的频段我没有接触过。按照书本上的理论，锁相环输出的近端相位噪声只跟晶振的输入有关，与VCO关系不大。很纳闷那些信号源是怎么做出来的，按照理论分析，20GHz的VCO相噪肯定都不怎么样了，他们又是怎么做到-110dBc@10KHz呢。期待您的结果，肯定可以调出来，你随便压一下电源滤波的大电容，效果就不一样，还有，你这个要做本振用，怎么保证达到本振功率的量级呢?肯定用低噪放了吧，只要好好修理一下它的电源滤波电路，效果会有改善的。
呵呵，我用干电池的供电的话能只能做到-85dBc@10kHz.
看你的环路带宽是多少了，如果是点频，只要窄，比如几KHz，还是可以调出来的吧。5楼的公式是个通用值，在每个鉴相器芯片资料里都有，以注释形式提供的。那么高的频段我没有接触过。按照书本上的理论，锁相环输出的近端相位噪声只跟晶振的输入有关，与VCO关系不大。很纳闷那些信号源是怎么做出来的，按照理论分析，20GHz的VCO相噪肯定都不怎么样了，他们又是怎么做到-110dBc@10KHz呢。期待您的结果，肯定可以调出来，你随便压一下电源滤波的大电容，效果就不一样，还有，你这个要做本振用，怎么保证达到本振功率的量级呢?肯定用低噪放了吧，只要好好修理一下它的电源滤波电路，效果会有改善的。
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小弟也对信号源比较好奇，请教做过信号源的高手：
1、信号源中高水平的本振也用PLL吗?还是直接倍频?
2、信号源中，PLL是用模拟鉴相器还是数字鉴相器?用VCO还是YIG?
3、是否存在通信设计中不常用的超低噪声鉴相器。存在的话，能否推荐下相关资料。
信号源一般是YIG振荡器，2G以上输出。频率低的是分频出来的。
小编的带宽应该在10kHz以内，但是恶化这么多。我以前没关注过带外噪声，但是现在的项目要求带外噪声，所以也不知道大家最好的能做到多少
-211+10log(10MHz)+20log(5.5GHz/10MHz)=-86dBc/Hz;
怎么知道是10K处的相噪啊?
期待。
搞不懂楼上的为何-86dBc/Hz就是10kHz处的相噪，为何不是1KHz处的呢?
搞不懂楼上的为何-86dBc/Hz就是10kHz处的相噪，为何不是1KHz处的呢?
建议提高检相频率 如果系统允许。
问一下，4106参考送方波时，相噪会不会变差?
应该不会吧
1、性能比较差，有可能是DC-DC产生的噪声
2、LDO可以采用那种可以抑制输入噪声的那种，那样对效果可以会有帮助。
3、一般情况下，射频的PLL部分是不推荐DC-DC供电的，因为DC-DC供电的开关频率比较高，有些厂家的DC-DC的内部频率响应不一定够快，即反馈电路不够好，需要调整IC里面的RC电路。
4、可以排除是否是电源造成的，你可以在电源的源头加一个470uF的电解电容，电解电容的管脚要尽量剪短，如有改善就是电源问题。
看来学到东西了，之前做过选频器，很多参参数都没有考虑过。
都是高手啊
就是啊，公式不是说total noise吗?就是整个频带的噪声吧?还是说整个近端的噪声?
另外相位噪声是不是每偏离10倍频就减少20dB?还是10dB?