今天测PLL时发现的一个奇怪的问题
开始测试发现相噪非常差，后来改用10MHz晶振作参考（输出功率也是10dBm）,相噪明显变好。
再次用信号源做参考，试着慢慢增加信号源功率，居然发现随着信号源功率的增加，PLL输出相噪慢慢变好，知道输出功率增加到+19dBm（信号源最大输出），相噪还在慢慢变好。
开始以为是信号源有问题，后来换了一台信号源，发现情况一模一样。
有没有人遇到过类似的情况，请教了！
你可以测一下你信号源的 相噪，在测一下你参考钟的相噪，比较一下就知道了。一般你用的不是OCXO不会比信号源好很多。
关于功率大相噪好，比较好理解。本身鉴相器就是这种特性。
这是正常现象。
当参考源功率低于PLL芯片的参考输入灵敏度时，输出相噪明显恶化，甚至失锁。
较大的参考源功率对鉴相时的JET减小有利，输出相噪或有少许改善。
楼上二位说的也正确。
但是关键是：鉴相器在输入功率-5dBm左右就可以正常工作了。
我同样用晶振测试时，通过放大器将晶振功率放大，发现功率在-5dBm以上再增加功率，相噪没有任何变化。而用信号源就不一样。
回2楼：因为没有专用的相噪测试仪，我是用频谱仪看的，信号源和晶振的相噪都很低，测不到。
我用信号源做参考的时候也发现，没有用晶振的效果好，但是没有调高功率，估计小编的情况和我用信号源做参考的情况是一样的，我一开始是理解为信号源的相噪没有晶振好，但如果按照小编所说调高功率就有好转的话，那我也不理解了
首先确定已经锁定，其次确定测试结果是自己测试的对象的正确反映，然后分析：
环路带宽以内， 参考的PN和鉴相器的PN,一起决定了环路带宽以内的PN, VCO的PN 决定了环路带宽以外的PN， VCO 和鉴相器的PN 不变， 只能是你这个参考信号源的PN, 随着信号源功率的增加，其相噪慢慢变好，所以pll 输出近端相噪变好， 远端相噪跟着VCO不变。
建议你测出参考信号源的PN, 随着信号源功率的增加，其相噪的变化。这个与信号源采用的输出电路实现方式有关系。
呵呵，谢谢楼上的回答，我也是个人觉得信号源有问题。但觉得没道理，信号源咋会做这么烂啊。
因为没有相噪测试仪，看来只有下周问agilent的人了
信号源的平率范围那么大 幅度范围也大 也就是等于一个发射机 和你单一的晶题比起来当然要差了
对于功率变大相噪变好的问题 估计是信号源本身的特性 把里面的PLL 研究下估计会有发现
以前在调试系统PLL 电路的时候 都是用信号源做时钟的 不过只是功能调试 可以用 性能上就没关注了
有几个原因：1，你的VCO性能不怎么好，稳定性不够，可能变容管的能力有些差。2，信号源的输出大的问题，可能是鉴相器有些问题。
同意7楼的观点。信号源功率变化的时候，其相位噪声估计也是变化的。
学习 学习
有个问题啊
既然是10M参考
为什么不用信号源后面输出那个10M参考。
同意楼上说法
10M参考的功率应该不高吧。
10M参考的功率是不高,但是也应该足够用了
信号源肯定没问题。
PLL对时钟的幅度（主要是slew rate）是很敏感的。时钟幅度越高，斜率越陡，鉴相时产生的jitter就越小。所以相噪越好。
因此，当两种源的底噪差不多时，参考为方波时比正弦波锁出来的的相噪好。
这个问题记得也遇到过，一直以为是信号源的问题。用的E4437B,
问题会不会出在鉴相器，对参考的输入有没有特殊要求。
一般是没有的，但是我也遇到过有要求的。
留个记号！
这个现象我们也遇到过，一直想做个小放大器试着改变晶振输出功率的试验，但是没时间，看来是该仔细研究一下了。
我以前专门测过信号源的相澡，应该晶体的相噪要比仪器好得多。当时还测过多种信号源，都比晶振差；还测过信号源和矢网（夭网做单单输出），居然矢网的相噪比信号源还要好，出乎当时的预料。所以用晶振应该比仪器好。
另外随着输入的增大，相噪变好，还是搞不明白，哪位牛大哥解释下。
基本上Ref>-5dBm就应该差不多变化了。如果从噪声角度考虑的话。
PLL电路，噪声贡献的部份有，晶振，PD，VCO, Divider.
去掉晶振，VCO，Divider,也就是PD了。
PD随着输入的变大，可能要具体的看看PD结构电路了。奇怪。呵呵。
学习学习
我正在做一个X波段的PLL
信号源的PN比晶振的PN差很多，设F（ref)的PN为A,则微波PN近似为A+20LOG(F(rf)/F(ref))+2.5