请教PLL输出的频点两侧环路带宽处冲得很高？

采用ADF4106鉴相芯片，ROS1900VCO和HMC422下变频器构成L波段的锁相下变频方案，参考频率由晶振提供100MHz，鉴相频率4MHz，VCO输出1700MHz与1200MHz本振下变频后得500MHz中频信号返回ADF4106鉴相。环路滤波器采用由三阶环路滤波器加AD822构成的有源环路滤波器
    遇到的问题，环路滤波器中的C2选为1uF，调R2可以把输出频点的腰压低，环路带宽收小，但此时相噪仅为-98，若调R2把相噪压到-109，此时环路带宽就拉得很宽，且腰也冲得很高。若C2选为0.1uF，47nF仍然如此，不能在实现低相噪的同时，使输出频点两侧的腰压低。
    若采用VCO输出500MHz直接返回ADF4106鉴相，取消反馈路上的下变频器，则可同时实现低相噪和压低输出频点两侧的腰。
    请教各位是不是我所采用的锁相下变频方案本身就有这个缺陷，各位有采用这种方案在L波段上实现很好的频率输出吗?谢谢

很着急，谢谢大家

同样的问题我也是。只是器件不一样

phase margin 不够，需要放宽phase margin 。

Phase margin 不够。
最直接的办法。
Loop filter 的第一阶电容变大。继续就是二阶的电阻变大试试。