请教！关于锁相环的鉴相频率的问题

顶,,期待高手解决。

主要看你用的是整数还是小数的合成器芯片，还有你的信道间隔。不清楚可站内短信联系。

楼上的对了大部分。但是有一点还是要说清楚：信道间隔并不等于参考频率，还得看看你的频率要精确到多少。对于整数分频，参考频率不要太小，否则环路滤波就不好设计了。

楼上的莫非是西电的?

如果是整数的,有什么要求吗?

是。
假如选定了整数的，那就尽可能选高的鉴相频率。

在满足你设计精度的情况下，鉴相频率越大越好，大的鉴相频率可以提高带内相位噪声，理论值为
SSB=Noise floor(dB)+20logN+10log(Fpd)。
整个信号的相位噪声的大小还得调环路带宽使最优。

个人觉得需要参考你的锁相时间，环路低通需要参考鉴相频率设置，鉴相频率也不是越大越好，过大也会引起噪声问题（公式忘记了），频率精度，鉴相频率也要与频点相适应等等

鉴相频率的选择是一个综合性考虑的指标
首先，鉴相频率高了，有利于锁定时间的缩短；
其次，相位噪声比鉴相频率小的要好。njjinxj讲的不错，也就是这个道理
但是为什么有些要选用小的鉴相频率或者小数分频，
那是考虑到锁定时间和信道（频率）间隔的原因。
因此，在没有严格锁定时间限制，信道（频率）间隔够大，或者输出单点的情况下，尽量的选择比较大的输出频率，有利于指标的提升。在保证稳定度的前提下，尽量缩小环路滤波器的带宽。

前几天的被派出去出差了。今天才回来 ，非常感谢大虾们的指点，现在终于有点了解了。