GPIO口加下拉电阻目的是什么，如何选择电阻大小
不理解的是，如果你外部来个干扰信号，或者是内部由于什么原因输出了一个不需要的高电平，那么是怎么保证还能处于低电平的?
我看一般都加个10K的甚至更大的下拉电阻，这么大如何还能把电平拉低呢?请各位大侠指点。
如果在推挽模式的GPIO中，高低电平相当于直接接电源或者地，下拉一般不会影响其电平。
但是在开漏模式的GPIO中，高电平是通过上拉实现的，一般是不能加下拉的，或者下拉要M级才能保证不影响逻辑。
坐等大侠解释
我认为不能拉低了
如果这种干扰电平软件都需要判断的话，会影响正常的GPIO拉高的处理
一般的IO口的高低电平判断都是有门限的，如果参考电压为VDD，那么判断高电平的阈值一般是要大于70%VDD。低电平状态下，信号线上如果由于干扰耦合有电平波动，可以通过下拉钳位，尽量使电压波动不超过阈值引起IO状态误判，一般100k级别的电阻就行；在有些应用中，为了加速IO翻转，加速1-0的翻转速度，下拉也可以用于释放电荷，以前有用过10K级别；还有就是系统级别的原因了，记得n年前，手机GPIO不够用了，只好用一些很不常用的IO来替代，但是该IO在系统复位后初始化的时候会被软件拉高（看SPEC IO内部100多K的上拉）一个尖峰，并且软件无法更改，可以通过下拉来消减这个尖峰，不让其超过阈值。这个是要下拉100K，就能让输出低于50%VDD，不引起误判。电阻选择要先了解为什么加下拉，才能计算，实验来选择，最初参考原理图上面的一般都是经验值。
很感谢讲了这么多。有些地方还是不太清楚，能否就你说的针对性的举两个例子呢?一个是你说的70%DVDD的那个防止耦合干扰不引起误判，加100K下拉的，另外一个是为了加速IO口翻转加10K下拉泄放电荷的。最好是手机电路里的，谢谢。
另外我看一些使能脚都是加了100K下拉的，比如flash driver，audio PA的使能，还有PWM也是加了100K下拉到地。这些作用属于你说的哪一种?
高手呢?
有没有高手可以讲一个上下拉电阻大小的选取
顶起来。
坐等高手
直指问题所在 ，等大神来解答
谁来解释一下啊
谁来解释一下啊
等待高手解决
等待高手解决
RDT RG DFHGS DHG DHDRYSD
说错了，下拉不叫钳位
学习了，谢谢！
DING--------------
哈哈 学习了