为什么高速时钟信号波形这么差

发现有些高速时钟信号,比如T卡在高速模式下的CLK,大概有25MHz,测量下来波形是个三角波,而且其逻辑1和0都没有达到0V和2.8V的电平,可能只有0.8V和1.8V,这样也能够被系统识别出来吗?
如果我想要一个方波,应该怎么修改电路呢?
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容性太大，可以去掉一些滤波电容或者压敏等器件，如果是经过模拟器件，如模拟开关。也可能是器件的带宽不足，（其实也是容性太大），可以尝试去掉器件，直接从焊盘飞线测试。

感谢楼上的答复,容性过大就会使方波变成三角波吗?

?2楼是高手阿。

跟容抗无关

高手讲解下呀。

你应该找一个参考....比对比对

T卡高速25MHZ么?你都不贴电路，谁知道什么原因额。

贴出电路再分析

是输出脚的电容过大造成的。以前出现过这个问题。很明显电容不断的充放电嘛。

ding

又是一个太监贴！