电源完整性PI PDN仿真问题汇总，望大牛给出建议。tks！
看很多书上都是讲Z=V*5%/I，V工作电压，I工作电流。1G内的总线，可否用此种方式计算。
2.VRM电源稳压模块设置；
我通常的做法是在电感上去建立模型，阻抗设置为0.01欧姆。不知道这种做法是否ok?正确方式该如何处理?
3.仿真频率设置。
现在的做法是0.35/Tr，Tr为总线clk的上升沿T/10。这样是否ok?
4.观测端口设置。
现在是将相邻电源和gnd设置为一个观测端口，这样会出现很多端口。仿真得出的结果感觉PDN阻抗有些大，这样设置是否ok?标准方式是怎么样的?
5.在0.35/Tr的仿真频率范围内，仿真得到的结果都需要小于目标阻抗Z才算是ok吗?如果是 是否有一个电容标准，在一个固定的频段如何选择电容大小和多少来去除阻抗的跳变。如果不是，什么标准才算是将电源PDN阻抗问题处理好呢?
新手自学中，基本流程和原理大致了解。现存在上面5个问题，望大牛给出合理的建议。多谢。
1.不能。要依照负载对纹波的要求设置。30MHz-1GHz不能直接套用，除非你是IC版图设计者。如果你只是做PCB设计，30MHz以上请做测试确定纹波高次谐波下需要的电压纹波和电流谐波最大值。
2.不ok。额定电阻体现不出高频特性，要做空载满载测试纹波，反推等效电感和等效电阻。
3.这种算法是针对高速数字信号的，对于电源，用Tr确定带宽不是绝对适用，PCB级的PDN到1GHz已经是极限了，更高频率你可以测也解决不了。很多时候PCB只分析到几十MHz。大于MHz的PDN在IC内部的die RC上处理。这很符合电容封装的去耦要求。
4.ok。感觉有点大就对了，它真的有这么大。
5.不是，因为你所要求的频率做不到。没有绝对标准，只有相对标准。不同频率不同容值不同封装不同位置不同下孔都会在高频段出现较大差异。什么标准算处理好呢，你测试重载下时域的纹波稳定在芯片容忍的范围内就是标准。
感谢大神赐教，还有以下疑问，望帮忙处理。不胜感激。
1.对于阻抗这方面的处理，你那有相应的资料吗，我是SI菜鸟，自学中，有很多东西不太懂。
2.您所说的空载满载是指实际测量还是需要仿真得出?如果是仿真是如何设置?
3.我们设计的总线，较快的是DDR3.4吧，有些会跑到1200多M，此时仿真DDR电源，我该如何去设置截止频率点?
4.仿真过自己一个案子的ddr电源，100M时 pdn阻抗已经到1欧姆。vrm阻抗是设置的是0.01OHM，是不是太高了点。
5.测试重载下时域的纹波稳定在芯片容忍的范围，应该需要比较准确的芯片模型吧?什么情况下需要测试时域呢?还是都需要去做?
1.Power Integrity Modeling and Design for Semiconductors and Systems 也可以看看邵鹏老师关于vrm模型的一些教程，题目我忘了
2.测试。
3.板级通常只要到100MHz以下，100MHz以上你难以通过电容和PCB设计解决。
4.参考第一条。
5.测试时域时用于反推vrm的rl模型然后用来仿真。这主要是针对1MHz以下才要做的如果不关注可以不用做。
多谢！
:):):)
小编，这个资料是否有电子档，能共享一下吗?网上没找到可以下载的，谢谢！Power Integrity Modeling and Design for Semiconductors and Systems