IBIS模型时序仿真，为什么会奇葩到-700V。完全不收敛了。

有意思,话说allegro SI以前的bus analysis无法ignore掉IBIS的intial delay from rising的问题
不知道systemSI是不是也有这样的问题.
用同样的模型在hyperlynx上跑下看，记得ignore initial 4bit.

systemSI,这个建议不错，过几天试试。正在用Ansoft试

小编早，用Designer可以作长时间的时序仿真，也可以出眼图，但是眼图交叉的地方不太对，不在电平中间。请问怎么回事呢?怎么调整?谢谢

三个办法：1.减少step time
2.改ramp_rwf/fwf
3.改initial delay from rising/falling waveform    rm_dly_rwf  rm_dly_fwf

后面两点是要改IBIS模型啊，这样合适么?

remove掉ibis中过长的初始延时是可以的。

Check the high level of your pulse ( or PRBS) source, it should be 1.0V for IBIS model input not 3.5V.

I've tried that way,but no use...

這個問題是S參數無法收斂, 可用Broadband SPICE把S參數轉換成RLC模型(xxx_BBSckt.txt),再跑暫態分析(應用範圍=PRBS & pulse pattern),也可參考"網際星空"的說明.