求解DDR-SSO分析

没有一个人回答我呀?

可由兩個方面修改:
(1) Layout 蛇線修改(layout人員調整)
(2) Rx增加ODT匹配阻抗(需跑仿真)

这位大侠误会我的意思了。我说是CPU和DDR封装基板内的走线长度补尝。

基板内 Package里面的走线吗? 那个怎么补呀?

cpu和ddr封装基板内的走线长度要在调线长的时候就把pin delay给加进去的。

后期封装里面的长度是没有办法补偿的！

那等长还有什么意义?封装基板的误差都很大的

这个一般都在pcb板上调张长来补偿封装内部信号的延迟。

我觉得最好的方法加载packaging模型，

有人说IBIS模型里的Pin_r,Pin_l,Pin_c已经做了补尝

原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上来，这可能就是问题了，低频应该关系不大。正解应该是Pin_r,Pin_l,Pin_c矩阵形式，这些应该就是在packaging模型里才有。

有道理。有道理。