请教高手，在CAPTURE CIS中如何正确画总线和Off-Page connector

    请教高手，以CAPTURE CIS中如何正确画总线和Off-Page connector，对于一些IC网络名称不连续的、交错的情况下，而且还与其它页的网络有连接，这个时候是如何画总线的，如图：

这当中的Csync*与Vsync*两个网络如果画总线不是交错在一些了，很零乱，这样的情况应该如何处理，而这两个网络与其它页有电气连接，应该如果放Off-Page connector，可不可以如下图这样放（这样画在DRC时报错，不确定会对导出网络表是否有影响）：

你可以先放上总线，然后总线上接上off-page connector

可是如果加上Vsync[0..15]和Csync[0..15]这两条总线，是不是必须加在芯片管脚周围，因为这两个总线的网络在芯片上是交错排列的，这样不是很零乱吗?可不可必直接放在空白处，而不用将管脚通过wire和bus entry连接到总线上?