我刚看一个别人画的原理图,
时间:10-02
整理:3721RD
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总线这样画不都是短路了吗?怎么没报错呢?这是不是BUG啊,看图
从来没见过这么干的,真的是一点规范都没有了
bus entry是干什么用的,摆设么,虽然这么画电气上没有错,也不好看啊
[ 本帖最后由 numbdemon 于 2008-3-3 13:24 编辑 ]
晕,这图画得太臭了,
当bus entry不存在啊,实在是难看。
难看没关系吧,只要能用,反正是原理图么。pcb好看就行了
是不是标号正确就没事?
不晓得对不对,要看导入网表后是不是短路才知道。
10.5画的原理图,并且自己做给它们做DRC,发现都有错误,并且是一大堆;我看这些图都是高手设计来着;既然有错,为什么还能转成它本身的或其它的PCB?搞不懂,唉,一个字:笨;
有好些error和warning都可以忽略的,很多高手都这么认为,反正最终还是BOM+PCB;
中间的东西如果有经验证明可以忽略那就不管咯